存储类器件核心作用是给MCU、SOC 提供数据存放空间，分为两大类。
- 易失性存储（快，掉电丢失）：靠电容/电荷存储数据，掉电后电荷消失
1. SRAM（Static Random Access Memory）：MCU自带内存
2. DRAM（Dynamic Random Access Memory）：
1. DDR（Double Data Rate Synchronous DRAM）：给SOC做内存条
2. LPDDR（Low Power DDR）

非易失性存储（慢，掉电不丢）：靠浮栅/电荷陷阱/磁介质存储数据，掉电物理状态不变
- Flash
  1. Nor Flash或门闪存：给MCU运行程序，启动
  2. NAND Flash与非门闪存：容量大
    eMMC（embedded MultiMedia Card）= NAND+控制器，给SOC当硬盘

DDR

什么是DDR？

DDR （Double Data Rate SDRAM），双倍数据率同步动态随机存储器，是目前CPU、SOC、MCU系统最主流的高速读写易失性内存，承担临时数据读写枢纽的角色。
核心技术：
Ø 时钟同步：DDR内存同步，意味着数据传输与系统时钟同步。时钟信号用于协调内存控制器和内存模块之间的数据传输。
Ø 双倍数据速率：与传统的SDRAM内存相比，DDR内存能够在每个时钟周期的上升沿和下降沿各传输一次数据，实现数据速率翻倍（如 LPDDR4X-3733 的时钟频率为 1866MHz，数据速率达 3733Mbps）。
Ø 预取架构：内部一次读出外部总线n倍宽度的数据，再通过高速接口串行输出。

底层原理

1、最小存储单元Memory Cell：1T1C架构。每个bit的数据存储依赖一个电容和一个晶体管的组合。
- 电容：存储电荷（有电荷=1，无电荷=0）。
- 晶体管：开关，由字线控制通断，决定电容是否与位线连接。
2、存储阵列：字线与位线协作
- 字线（Word Line）：横向布线，负责 “选中一整行”。字线通电时，该行所有晶体管导通，电容与位线建立连接。
- 位线（Bit Line）：纵向布线，负责 “传输数据”。选中行后，电容电荷流向位线（读）或位线向电容充电（写）。

总结

层级包含关系：
1. 系统级：CPU/控制器 → Channel → 封装/DIMM → Rank → 颗粒Die
2. 颗粒内部：控制层 → Bank Group → Bank → 存储阵列 → 1T1C 存储单元
DDR核心设计目标：
1. 高带宽：Channel（多通道并行）+ Rank（多颗粒凑位宽）+ Bank（内部并行）
2. 低延迟：行缓存（避免反复激活行）+预取（宽窄数据转换）+ DLL（时序对齐）
3. 可靠性：刷新（防电容漏电）+ ZQ/ODT（信号稳定）+ CRC/ECC（数据校验）

基本操作

初始化：
1. 上电稳定电压
2. 复位（Reset）：开机清空所有状态，回到初始值
3. 配置模式寄存器设置（MRS）：设置频率、延迟、突发长度等
4. 所有Bank预充电
核心操作（循环执行）：
1. 激活（Activate）：发送ACT命令，给出Bank和行地址，激活一条字线（连晶体管栅极），对应晶体管导通，电容放电到位线，整行数据读到行缓冲放大器（Sense Amp）。等待行激活时间（tRCD）后才能读写。
2. 读（Read）：发读命令，给出列地址，等待读延迟（CL），从DQ引脚读取行缓存里的数据。
3. 写（Write）：发写命令，给出列地址，在行缓存里写入从DQ引脚进入的数据。
4. 预充电（Precharge）关闭当前行：发预充电命令，将行缓存里的数据送到位线，通过晶体管给电容充电，将数据写入存储单元。该行关闭，等待预充电时间（tRP）后才能再次激活新行。
刷新（Refresh）：周期性对所有行进行 “充电恢复”，防止数据丢失。

关键参数

补充概念：
（1）带宽：每秒钟能传输的数据总量。
位宽：一次能并行传输的数据位数。
数据速率：每秒钟能传输多少次数据。
（2）突发长度BL(Burst Length)：一次读写连续传输的数据长度。

数据速率（Mbps）：数据速率=2 * 时钟频率
时钟频率（MHz）：外部CK时钟1秒钟震荡多少次
容量：Gb或GB
Channel：主控到DDR的一条独立总线。多通道=多条总线并行，带宽叠加
VDD（核心电源）、VDDQ（I/O电源）
封装：FBGA（fine-pitch ball grid array），底部是锡球，体积小适合高速信号

选型指南

明确场景需求：电池/手机/低功耗选LPDDR，插电/电脑/工控/追求带宽选DDR。
看平台兼容性，CPU/SOC支持哪一代（查datasheet里的Memory Interface、Supported DRAM Type）。确定接口、时序、封装兼容性。
参数匹配：按需求计算容量、数据速率（匹配主控最大支持速率）、位宽、封装、电压、延迟、功耗、温度。

失效情况

现象a：不认芯片（不通电、不开机、不初始化、一直重启、黑屏）
可能原因：电源异常、时钟没工作、CA总线故障、焊接、DDR本身损坏、配置错误
现象b：能识别，但进系统就死机、花屏、重启、丢数据）
可能原因：DQ数据通道问题、阻抗不匹配、焊接、VDDQ电源噪声、时序参数不合理
现象c：时序不匹配（低频正常，频率一高就死机、重启、测试失败）
可能原因：信号完整性差、布线等长误差大、阻抗不控制、时钟质量差，时序参数偏紧
现象d：偶发性失效，时好时坏，温变后出问题
可能原因：BGA虚焊、电源带载能力弱/纹波大、接触不良、芯片温漂差、时序临界

主流厂家

国际：
1. Samsung（三星，韩）：全球龙头，车规/工业级，技术与密度领先，昂贵
2. SK Hynix（海力士，韩）：DDR5超频与性能标杆，电竞发烧客户优先
3. Micron（美光，美）：车规/工业级优势明显
国内：
1. 长鑫存储（CXMT，合肥）：国产DDR4大规模量产主力
2. 兆易创新（GigaDevice）：NOR Flash全球第二，DRAM由长鑫代工
3. 紫光（Unigroup）：国产存储集团，集团资源强
4. 晶存（Dayson，深圳）：独立存储器厂商，LPDDR出货量大
5. 佰维（Biwin）：存储+晶圆级封测综合方案商
6. 海康威视（Hikvision）：安防+工业存储龙头
7. 江波龙（Longsys）：国内存储模组龙头，独立存储器厂商
8. 北京君正（Ingenic）：车规级存储龙头

EMMC

什么是eMMC？

eMMC（embedded MultiMediaCard），是面向嵌入式系统的非易失性大容量存储。将NAND Flash+闪存控制器封装在一颗BGA芯片里，对外提供简化的存储访问接口。
优势：所有厂商都遵循eMMC 5.1协议，硬件PTP兼容、软件驱动通用

结构

eMMC的核心组成：专用主控芯片和MLC NAND闪存颗粒（存储载体）

专用主控芯片：对内管理NAND闪存的所有底层操作，对外提供标准化接口
1. 协议引擎（Protocol Engine）：负责解析主机发来的MMC协议命令，生成对应响应。处理总线时序、CRC校验。
2. 寄存器组（Registers）：主机读取寄存器组来获取eMMC的信息、状态。
  - OCR操作条件存储器：32位，获取eMMC的上电就绪状态
  - CID卡识别存储器：128位，eMMC的身份证
  - CSD卡专用数据寄存器：128位，eMMC的基础能力说明书
  - EXT_CSD扩展寄存器：512字节，eMMC的核心控制面板
  - RCA相对设备地址寄存器：16位，主机给eMMC分配的专属工号
  - DSR驱动阶段寄存器：16位，调整输出驱动强度优化PCB走线信号质量
3. 缓存（Cathe）：临时存放待写入或刚读出的数据，提升性能
4. 闪存控制单元（Flash Control）：直接和NAND Flash通信
  - FTL闪存转换层：逻辑地址→物理地址的映射表+管理引擎
  - ECC纠错引擎：专用硬件纠错电路，纠正读写时的位翻转错误
  - 坏块管理引擎：坏块扫描、标记、替换管理
  - 磨损均衡&垃圾回收引擎：所有NAND块擦写次数尽量均匀
  - NAND物理接口驱动：生成时序信号，执行最底层读写擦除
MLC NAND闪存颗粒：真正存放数据的地方，对外不可见。
- 物理结构：由多个块（Block）组成，每个块包含多个页（Page）
  - 块：最小擦除单位
  - 页：最小写入单位
- 特性：必须先擦除才能写入，有擦写限制。会产生坏块，由MMC控制器处理。

原理

主机发命令→主控做翻译→NAND存数据

通信：遵循MMC5.1标准协议，本质是主机主导的同步串行通信
1. 通信三大要素：时钟（CLK）、命令（CMD）、数据（DAT0~DAT7）
2. 规则：主机主导，eMMC被动响应（不会主动发数据）
存储原理：
1. NAND自身局限：必须先擦除（Block级）再写入（Page级）；有坏块，写入次数有限、久了会出错。
2. 存储：主机提供逻辑地址，eMMC主控的地址映射（FTL层）把逻辑地址翻译成NAND物理地址，确认目标物理地址不是坏块，将数据打包成Page大小加上ECC纠错码。如果目标Page已有数据，先把有效数据迁移到其他Page，再擦除整个Page，最后写入新数据。反馈写入状态。
3. 读取：主机提供逻辑地址，FTL层翻译成物理地址，从对应Page读出数据和ECC纠错码，ECC引擎纠正可能的位错误，将数据裁剪成需要的字节数，通过DAT线传给主机。